TSMCは2nm世代技術「N2」で初めてゲートオールアラウンド型電界効果トランジスタ(GAAFET)を導入する。N2プロセスでは、極端紫外線（EUV）リソグラフィ技術を広範に活用する。2025年後半に量産を開始し、2026年には商用チップが市場に登場する見込みだ。これにより、リーク電流の削減や性能と消費電力の最適化が可能になる。N3Eプロセスと比較して、同じ消費電力で10〜15%の性能向上、または同じ周波数で25〜30%の消費電力削減を実現する。N3Eと比較して約1.1倍のチップ密度向上を達成する。電力供給の安定性を向上させる新しいSHPMIMキャパシタを採用する。

TSMCは2025年後半に2nm世代技術「N2」による受託生産を開始する予定だ。この最先端プロセス技術は、現時点でTSMCのみが提供可能であり、2026年の製品搭載に向けてアップルなどの主要顧客に供給される。ソシオネクストは、TSMCとArmとの協力のもと、2nmプロセス技術を用いた革新的なCPU開発を進めている。

ソシオネクストは決算説明会で、2nm世代のテストチップ開発について、エンジニアリングサンプルは2025年前半に提供される予定と表明した。TSMCとArmとの強力なパートナーシップを通じて、次世代のコンピューティングソリューションの開発を加速させる可能性を秘めている。